数字逻辑复习笔记
第一章 逻辑代数基础
1.源码，补码，反码
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在原来数的绝对值前面加一位符号位 符号位为0表示正数,符号位为1表示负数
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规定:对于正数,其原码、反码和补码都相同
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对于负数,符号位1不变,其余按位取反,得反码 反码 +1 得 补码
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已知补码求源码：再求一次补码
2.几种常用编码
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8421码（BCD码）：就是四位二进制表示每一位十位数 eg.16->0001 0110
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余3码：8421码+3（0011）
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格雷码
- 规则：(前三位都是，在每个数字前面再加一遍这个数字) 从0000开始,最右边一位的状态按0110顺序循环变化, 右边第二位的状态按00111100 顺序循环变化, 右边第三位按0000111111110000顺序循环变化。 第四位是前8个是0，后八个是1
格雷码的特点: 编码顺序依次变化时,相邻两个代码之间只有一位发生变化。
可以对照着表来记忆：
3.特别记忆的公式：A+A’B=A+B
4.卡诺图（注意顺序）
画法：
- 在卡诺图中圈1,所有1都必须被圈中
- 每次圈中的1的数目要尽可能的多 (画圈的顺序:先找有八个的,再找四个的,然后找两个的,最后找一个的，而且都是矩形)
- 画圈的数目应尽可能的少
- 每个圈中,至少有一个1不被其他任意一个圈重复 ——每个圈中至少有一个独立的1
- 无关项（X）可以圈也可以不圈，无关项用d（…..）表示表示 内的所有项加起来为0
- 每个圈都尽可能画的更大，包括无关项。
- 特殊圈法：
5.不同逻辑表达式解读：
例如：与非-与非形式，实际上是由内到外，每个子表达式与其他表达式之间的关系，都为与非的关系。
$$ F = \overline{ \overline{AB} \cdot \overline{ B D} \cdot \overline{CD} } $$第二章 门电路
1.二极管
1.电阻在上为与门，电阻在下为或门；
2.出电阻是与门，入电阻是或门；
2. CMOS管（电压控制型）
CMOS门电路不用的输入端不能悬空，有静电击穿风险
| NMOS | PMOS | |
|---|---|---|
| 导通 | 1 | 0 |
| 截止 | 0 | 1 |
3. TTL门电路（电流控制型）
- 分为输入级，倒相级，输出级（推拉式输出或图腾柱输出)
- 输入端负载特性：接入电阻后会有电流流出，会在输入端产生电压。
- 输入悬空 → 高电平
- 输入接地（直接或<400Ω电阻） → 低电平
- 输入经大于2kΩ电阻接地 → 高电平
- 输入接上拉电阻到Vcc → 高电平
4.特殊门结构
1) OD门/OC门
- 作用：进行电平变换，吸收大负载电流，实现“线与”逻辑
- COS漏极开关电路（OD）
- 集电极开路门（OC）
2) CMOS传输门
- C和C杠为使能端
- C为高电平有效
- C杠带圈或打杠二者只要满足其一即为低电平有效
- 传输门为双向器件,两边对称,输入输出可互易使用
3)三态门（总线）
- 高电平输出
- 低电平输出
- 高阻态（截止时）输出
5.可以使输出端并联使用:
- OC/OD门
- 三态输出门
6.噪声容限
- 高电平：输出-输入 最小值；
- 低电平：输入-输出 最大值；
7.扇出系数
是指逻辑门电路输出端能驱动同类门的个数
第三章 组合逻辑电路
1.重要概念
- 组合逻辑电路:任一时刻的输出仅与当前时刻的输入有关
- 时序逻辑电路:任一时刻的输出不仅取决于当前的输入,还取决于电路的状态
2.编码器（8线3线编码器）
74HC148/74LS148
HC代表CMOS管，LS代表TTL管
- 优先级：序号越大，优先级越大。
- S为选通输入端(使能端)
- Ys与YEX为选通输出端
- Y’s的0输出信号表示“电路工作,但无编码输入”
- YEX的0输出信号表示“电路工作,而且有编码输入”
- 反码输入，反码输出。想要转为高电平输出，就需要取反。
八三编码器扩展为六四编码器
3.译码器（3线8线译码器）
具有数据分配器的作用：将一路输入数据根据控制信号（地址）分发到多个输出通道中的某一路，即“一路进，多路出，选通一路”。
74HC138/74LS138（优先编码器）
- 高电平输入，反码输出。
- 作用与编码器相反
- 工作条件：S1接1,S2与S3接地，为使能端
八三译码器扩展为四十六译码器
利用八三译码器设计组合逻辑电路
- 理清输出与最小项的输出关系
- 将要求的逻辑函数式化简为最小项，随后双重取反，将Y’带入即可
4.数据选择器
1）74HC153/74LS153(双4选1数据选择器)
- 如果只画一半，那么就是1/2 74HC153
- A1,A0为地址输入端,其二进制数值对应选择第几个D输入端，读的顺序是位数从放大到小
- S1，S2为使能端，低电平有效，选择上下哪半片生效
- D10到D23为输入端，Y自然为输出端
2） 74HC151/74LS151(8选一数据选择器)
- W=Y'
- D为数据端，A为地址端
- S为选通端，0输出Y，1输出W
- W为反码输出端
例题
3) 加法器(4位加法器)
- 半加器：不考虑来自低位的进位
- 全加器：除了最低位每一位都考虑进位
分类
- 串行进位加法器(慢)
- 超前进位加法器(74HC238/74LS238)
- 树形加法器（快）
5.存储器
- 考察地址线，数据线条数：
- ak×b位：存储单元容量×每单元位数 $$ 1k=2^{10} $$ $$ 地址线个数=\log_2{a}+10 $$ $$ 数据线个数=b $$
- 断电后的数据保存情况：
- ROM：保存
- RAM：丢失
- 两个重要指标：存储容量和存取时间
- 可擦除可编程只读存储器：EPROM
- U盘：FLASH ROM
6.竞争-冒险现象
- 竞争：输入信号同时向相反的逻辑电平跳变（一个从1变成0，一个从0变成1）
- 由于竞争而在电路输出端产生尖峰脉冲的现象，成为竞争-冒险
- 条件： 1.只要输出端的逻辑函数在一定条件下能简化成Y=A+A’或Y=A· A’则可判定存在竞争-冒险现象。 2.电路延时。
第四章 触发器
1.基本触发器（RS）
- 或非门:不要工作在S=R=1的状态，高电平有效
- 与非门:不要工作在S=R=0的状态，低电平有效
- S：置一端，R：置0端
- 不是说工作在此状态下Q和Q杠输出不定相反,它们都是有非常确定的输出的只是当输入信号同时消失时,输出会出现不定态这是不希望看到的，这说明存在约束条件 $$ Q_{n+1} = S + \overline{R}\, Q_n, \qquad S\cdot R = 0 $$
2.同步触发器
就多了个CP信号控制触发器是否有效 （如果是异步触发器，那么CP信号就不起作用）
3.沿边触发器
- CP高电平有效，那就是上升触发
- CP低电平有效，那就是下降触发
- 会出现异步输入端R‘，S’，其实就是前面讲的置0端与置1端，并且是低电平有效
- CP与输入信号同时发生了反转，应该以CP信号翻转前一瞬间的输入信号为准。
4.D触发器
$$Q^{n+1}=D$$4.JK触发器
$$ Q^{n+1}=J\overline{Q^{n}}+\overline{K}Q^{n} $$6.T触发器
其实就是T=J=K
$$ Q^{n+1}=T\oplus Q^n $$7.T’触发器
T=1得到
$$ Q^{n+1}=\overline{Q^{n}} $$8.触发器的改装
1.将JK触发器改装为
- SR触发器——不用改
- D触发器——J=D，K=D‘
- T’触发器——J=K=1
2.将D触发器改装为
- T触发器
- T’触发器
9.一次性变化问题（主从结构）
是数字电路中触发器的特性缺陷，指时钟脉冲作用期间，触发器状态因输入持续变化而多次翻转（失去“单稳态”特性）。
第六章 时序逻辑电路
1.计数器：
- CO：进位输出端
- CTT，CTP为使能端
- Q3Q2Q1Q0为状态输出端
- CR：异步清零（最后一个状态无效，太快了少一个）
- LD：同步置数（随后一个算）
- 置数、清零后后还还要等CP有效后让Q端值为D端的值
- D3D2D1D0为置数端
2.根据状态转换图判断电路功能：
主循环有几个圈，就是几进制的计数器